5236 	u32 reset_mask = 0;  in cik_gpu_check_soft_reset()  local
5247 		reset_mask |= RADEON_RESET_GFX;  in cik_gpu_check_soft_reset()
5250 		reset_mask |= RADEON_RESET_CP;  in cik_gpu_check_soft_reset()
5255 		reset_mask |= RADEON_RESET_RLC;  in cik_gpu_check_soft_reset()
5260 		reset_mask |= RADEON_RESET_DMA;  in cik_gpu_check_soft_reset()
5265 		reset_mask |= RADEON_RESET_DMA1;  in cik_gpu_check_soft_reset()
5270 		reset_mask |= RADEON_RESET_DMA;  in cik_gpu_check_soft_reset()
5273 		reset_mask |= RADEON_RESET_DMA1;  in cik_gpu_check_soft_reset()
5279 		reset_mask |= RADEON_RESET_IH;  in cik_gpu_check_soft_reset()
5282 		reset_mask |= RADEON_RESET_SEM;  in cik_gpu_check_soft_reset()
5285 		reset_mask |= RADEON_RESET_GRBM;  in cik_gpu_check_soft_reset()
5288 		reset_mask |= RADEON_RESET_VMC;  in cik_gpu_check_soft_reset()
5292 		reset_mask |= RADEON_RESET_MC;  in cik_gpu_check_soft_reset()
5295 		reset_mask |= RADEON_RESET_DISPLAY;  in cik_gpu_check_soft_reset()
5298 	if (reset_mask & RADEON_RESET_MC) {  in cik_gpu_check_soft_reset()
5299 		DRM_DEBUG("MC busy: 0x%08X, clearing.\n", reset_mask);  in cik_gpu_check_soft_reset()
5300 		reset_mask &= ~RADEON_RESET_MC;  in cik_gpu_check_soft_reset()
5303 	return reset_mask;  in cik_gpu_check_soft_reset()
5314 static void cik_gpu_soft_reset(struct radeon_device *rdev, u32 reset_mask)  in cik_gpu_soft_reset()  argument
5320 	if (reset_mask == 0)  in cik_gpu_soft_reset()
5323 	dev_info(rdev->dev, "GPU softreset: 0x%08X\n", reset_mask);  in cik_gpu_soft_reset()
5344 	if (reset_mask & RADEON_RESET_DMA) {  in cik_gpu_soft_reset()
5350 	if (reset_mask & RADEON_RESET_DMA1) {  in cik_gpu_soft_reset()
5362 	if (reset_mask & (RADEON_RESET_GFX | RADEON_RESET_COMPUTE | RADEON_RESET_CP))  in cik_gpu_soft_reset()
5365 	if (reset_mask & RADEON_RESET_CP) {  in cik_gpu_soft_reset()
5371 	if (reset_mask & RADEON_RESET_DMA)  in cik_gpu_soft_reset()
5374 	if (reset_mask & RADEON_RESET_DMA1)  in cik_gpu_soft_reset()
5377 	if (reset_mask & RADEON_RESET_DISPLAY)  in cik_gpu_soft_reset()
5380 	if (reset_mask & RADEON_RESET_RLC)  in cik_gpu_soft_reset()
5383 	if (reset_mask & RADEON_RESET_SEM)  in cik_gpu_soft_reset()
5386 	if (reset_mask & RADEON_RESET_IH)  in cik_gpu_soft_reset()
5389 	if (reset_mask & RADEON_RESET_GRBM)  in cik_gpu_soft_reset()
5392 	if (reset_mask & RADEON_RESET_VMC)  in cik_gpu_soft_reset()
5396 		if (reset_mask & RADEON_RESET_MC)  in cik_gpu_soft_reset()
5602 	u32 reset_mask;  in cik_asic_reset()  local
5604 	reset_mask = cik_gpu_check_soft_reset(rdev);  in cik_asic_reset()
5606 	if (reset_mask)  in cik_asic_reset()
5610 	cik_gpu_soft_reset(rdev, reset_mask);  in cik_asic_reset()
5612 	reset_mask = cik_gpu_check_soft_reset(rdev);  in cik_asic_reset()
5615 	if (reset_mask && radeon_hard_reset)  in cik_asic_reset()
5618 	reset_mask = cik_gpu_check_soft_reset(rdev);  in cik_asic_reset()
5620 	if (!reset_mask)  in cik_asic_reset()
5637 	u32 reset_mask = cik_gpu_check_soft_reset(rdev);  in cik_gfx_is_lockup()  local
5639 	if (!(reset_mask & (RADEON_RESET_GFX |  in cik_gfx_is_lockup()