117 static inline void dw_pcie_writel_rc(struct pcie_port *pp, u32 val, u32 reg)  in dw_pcie_writel_rc()  function
521 	dw_pcie_writel_rc(pp, PCIE_ATU_REGION_OUTBOUND | PCIE_ATU_REGION_INDEX0,  in dw_pcie_prog_viewport_cfg0()
523 	dw_pcie_writel_rc(pp, pp->cfg0_mod_base, PCIE_ATU_LOWER_BASE);  in dw_pcie_prog_viewport_cfg0()
524 	dw_pcie_writel_rc(pp, (pp->cfg0_mod_base >> 32), PCIE_ATU_UPPER_BASE);  in dw_pcie_prog_viewport_cfg0()
525 	dw_pcie_writel_rc(pp, pp->cfg0_mod_base + pp->cfg0_size - 1,  in dw_pcie_prog_viewport_cfg0()
527 	dw_pcie_writel_rc(pp, busdev, PCIE_ATU_LOWER_TARGET);  in dw_pcie_prog_viewport_cfg0()
528 	dw_pcie_writel_rc(pp, 0, PCIE_ATU_UPPER_TARGET);  in dw_pcie_prog_viewport_cfg0()
529 	dw_pcie_writel_rc(pp, PCIE_ATU_TYPE_CFG0, PCIE_ATU_CR1);  in dw_pcie_prog_viewport_cfg0()
530 	dw_pcie_writel_rc(pp, PCIE_ATU_ENABLE, PCIE_ATU_CR2);  in dw_pcie_prog_viewport_cfg0()
536 	dw_pcie_writel_rc(pp, PCIE_ATU_REGION_OUTBOUND | PCIE_ATU_REGION_INDEX1,  in dw_pcie_prog_viewport_cfg1()
538 	dw_pcie_writel_rc(pp, PCIE_ATU_TYPE_CFG1, PCIE_ATU_CR1);  in dw_pcie_prog_viewport_cfg1()
539 	dw_pcie_writel_rc(pp, pp->cfg1_mod_base, PCIE_ATU_LOWER_BASE);  in dw_pcie_prog_viewport_cfg1()
540 	dw_pcie_writel_rc(pp, (pp->cfg1_mod_base >> 32), PCIE_ATU_UPPER_BASE);  in dw_pcie_prog_viewport_cfg1()
541 	dw_pcie_writel_rc(pp, pp->cfg1_mod_base + pp->cfg1_size - 1,  in dw_pcie_prog_viewport_cfg1()
543 	dw_pcie_writel_rc(pp, busdev, PCIE_ATU_LOWER_TARGET);  in dw_pcie_prog_viewport_cfg1()
544 	dw_pcie_writel_rc(pp, 0, PCIE_ATU_UPPER_TARGET);  in dw_pcie_prog_viewport_cfg1()
545 	dw_pcie_writel_rc(pp, PCIE_ATU_ENABLE, PCIE_ATU_CR2);  in dw_pcie_prog_viewport_cfg1()
551 	dw_pcie_writel_rc(pp, PCIE_ATU_REGION_OUTBOUND | PCIE_ATU_REGION_INDEX0,  in dw_pcie_prog_viewport_mem_outbound()
553 	dw_pcie_writel_rc(pp, PCIE_ATU_TYPE_MEM, PCIE_ATU_CR1);  in dw_pcie_prog_viewport_mem_outbound()
554 	dw_pcie_writel_rc(pp, pp->mem_mod_base, PCIE_ATU_LOWER_BASE);  in dw_pcie_prog_viewport_mem_outbound()
555 	dw_pcie_writel_rc(pp, (pp->mem_mod_base >> 32), PCIE_ATU_UPPER_BASE);  in dw_pcie_prog_viewport_mem_outbound()
556 	dw_pcie_writel_rc(pp, pp->mem_mod_base + pp->mem_size - 1,  in dw_pcie_prog_viewport_mem_outbound()
558 	dw_pcie_writel_rc(pp, pp->mem_bus_addr, PCIE_ATU_LOWER_TARGET);  in dw_pcie_prog_viewport_mem_outbound()
559 	dw_pcie_writel_rc(pp, upper_32_bits(pp->mem_bus_addr),  in dw_pcie_prog_viewport_mem_outbound()
561 	dw_pcie_writel_rc(pp, PCIE_ATU_ENABLE, PCIE_ATU_CR2);  in dw_pcie_prog_viewport_mem_outbound()
567 	dw_pcie_writel_rc(pp, PCIE_ATU_REGION_OUTBOUND | PCIE_ATU_REGION_INDEX1,  in dw_pcie_prog_viewport_io_outbound()
569 	dw_pcie_writel_rc(pp, PCIE_ATU_TYPE_IO, PCIE_ATU_CR1);  in dw_pcie_prog_viewport_io_outbound()
570 	dw_pcie_writel_rc(pp, pp->io_mod_base, PCIE_ATU_LOWER_BASE);  in dw_pcie_prog_viewport_io_outbound()
571 	dw_pcie_writel_rc(pp, (pp->io_mod_base >> 32), PCIE_ATU_UPPER_BASE);  in dw_pcie_prog_viewport_io_outbound()
572 	dw_pcie_writel_rc(pp, pp->io_mod_base + pp->io_size - 1,  in dw_pcie_prog_viewport_io_outbound()
574 	dw_pcie_writel_rc(pp, pp->io_bus_addr, PCIE_ATU_LOWER_TARGET);  in dw_pcie_prog_viewport_io_outbound()
575 	dw_pcie_writel_rc(pp, upper_32_bits(pp->io_bus_addr),  in dw_pcie_prog_viewport_io_outbound()
577 	dw_pcie_writel_rc(pp, PCIE_ATU_ENABLE, PCIE_ATU_CR2);  in dw_pcie_prog_viewport_io_outbound()
782 	dw_pcie_writel_rc(pp, val, PCIE_PORT_LINK_CONTROL);  in dw_pcie_setup_rc()
798 	dw_pcie_writel_rc(pp, val, PCIE_LINK_WIDTH_SPEED_CONTROL);  in dw_pcie_setup_rc()
801 	dw_pcie_writel_rc(pp, 0x00000004, PCI_BASE_ADDRESS_0);  in dw_pcie_setup_rc()
802 	dw_pcie_writel_rc(pp, 0x00000000, PCI_BASE_ADDRESS_1);  in dw_pcie_setup_rc()
808 	dw_pcie_writel_rc(pp, val, PCI_INTERRUPT_LINE);  in dw_pcie_setup_rc()
814 	dw_pcie_writel_rc(pp, val, PCI_PRIMARY_BUS);  in dw_pcie_setup_rc()
820 	dw_pcie_writel_rc(pp, val, PCI_MEMORY_BASE);  in dw_pcie_setup_rc()
827 	dw_pcie_writel_rc(pp, val, PCI_COMMAND);  in dw_pcie_setup_rc()