160 		wr_regl(port, ureg->sirfsoc_afc_ctrl, val);  in sirfsoc_uart_set_mctrl()
181 				wr_regl(port, ureg->sirfsoc_int_en_reg,  in sirfsoc_uart_stop_tx()
185 				wr_regl(port, SIRFUART_INT_EN_CLR,  in sirfsoc_uart_stop_tx()
190 			wr_regl(port, ureg->sirfsoc_int_en_reg,  in sirfsoc_uart_stop_tx()
194 			wr_regl(port, SIRFUART_INT_EN_CLR,  in sirfsoc_uart_stop_tx()
221 		wr_regl(port, ureg->sirfsoc_int_en_reg,  in sirfsoc_uart_tx_with_dma()
225 		wr_regl(port, SIRFUART_INT_EN_CLR,  in sirfsoc_uart_tx_with_dma()
236 		wr_regl(port, ureg->sirfsoc_tx_fifo_op, SIRFUART_FIFO_STOP);  in sirfsoc_uart_tx_with_dma()
237 		wr_regl(port, ureg->sirfsoc_tx_dma_io_ctrl,  in sirfsoc_uart_tx_with_dma()
248 			wr_regl(port, ureg->sirfsoc_int_en_reg,  in sirfsoc_uart_tx_with_dma()
252 			wr_regl(port, ureg->sirfsoc_int_en_reg,  in sirfsoc_uart_tx_with_dma()
254 		wr_regl(port, ureg->sirfsoc_tx_fifo_op, SIRFUART_FIFO_START);  in sirfsoc_uart_tx_with_dma()
257 		wr_regl(port, ureg->sirfsoc_tx_fifo_op, SIRFUART_FIFO_STOP);  in sirfsoc_uart_tx_with_dma()
258 		wr_regl(port, ureg->sirfsoc_tx_dma_io_ctrl,  in sirfsoc_uart_tx_with_dma()
261 		wr_regl(port, ureg->sirfsoc_tx_fifo_op, SIRFUART_FIFO_START);  in sirfsoc_uart_tx_with_dma()
295 		wr_regl(port, ureg->sirfsoc_tx_fifo_op, SIRFUART_FIFO_START);  in sirfsoc_uart_start_tx()
297 			wr_regl(port, ureg->sirfsoc_int_en_reg,  in sirfsoc_uart_start_tx()
301 			wr_regl(port, ureg->sirfsoc_int_en_reg,  in sirfsoc_uart_start_tx()
312 	wr_regl(port, ureg->sirfsoc_rx_fifo_op, 0);  in sirfsoc_uart_stop_rx()
315 			wr_regl(port, ureg->sirfsoc_int_en_reg,  in sirfsoc_uart_stop_rx()
320 			wr_regl(port, SIRFUART_INT_EN_CLR,  in sirfsoc_uart_stop_rx()
326 			wr_regl(port, ureg->sirfsoc_int_en_reg,  in sirfsoc_uart_stop_rx()
330 			wr_regl(port, SIRFUART_INT_EN_CLR,  in sirfsoc_uart_stop_rx()
345 		wr_regl(port, ureg->sirfsoc_afc_ctrl,  in sirfsoc_uart_disable_ms()
348 			wr_regl(port, ureg->sirfsoc_int_en_reg,  in sirfsoc_uart_disable_ms()
352 			wr_regl(port, SIRFUART_INT_EN_CLR,  in sirfsoc_uart_disable_ms()
380 		wr_regl(port, ureg->sirfsoc_afc_ctrl,  in sirfsoc_uart_enable_ms()
384 			wr_regl(port, ureg->sirfsoc_int_en_reg,  in sirfsoc_uart_enable_ms()
388 			wr_regl(port, ureg->sirfsoc_int_en_reg,  in sirfsoc_uart_enable_ms()
404 		wr_regl(port, ureg->sirfsoc_line_ctrl, ulcon);  in sirfsoc_uart_break_ctl()
449 		wr_regl(port, ureg->sirfsoc_tx_fifo_data,  in sirfsoc_uart_pio_tx_chars()
539 	wr_regl(port, ureg->sirfsoc_rx_dma_io_ctrl,  in sirfsoc_rx_tmo_process_tl()
545 		wr_regl(port, ureg->sirfsoc_int_st_reg,  in sirfsoc_rx_tmo_process_tl()
548 			wr_regl(port, ureg->sirfsoc_int_en_reg,  in sirfsoc_rx_tmo_process_tl()
552 			wr_regl(port, SIRFUART_INT_EN_CLR,  in sirfsoc_rx_tmo_process_tl()
556 		wr_regl(port, ureg->sirfsoc_int_st_reg,  in sirfsoc_rx_tmo_process_tl()
559 			wr_regl(port, ureg->sirfsoc_int_en_reg,  in sirfsoc_rx_tmo_process_tl()
563 			wr_regl(port, ureg->sirfsoc_int_en_reg,  in sirfsoc_rx_tmo_process_tl()
582 		wr_regl(port, ureg->sirfsoc_int_en_reg,  in sirfsoc_uart_handle_rx_tmo()
586 		wr_regl(port, SIRFUART_INT_EN_CLR,  in sirfsoc_uart_handle_rx_tmo()
602 			wr_regl(port, ureg->sirfsoc_int_en_reg,  in sirfsoc_uart_handle_rx_done()
606 			wr_regl(port, SIRFUART_INT_EN_CLR,  in sirfsoc_uart_handle_rx_done()
608 		wr_regl(port, ureg->sirfsoc_int_st_reg,  in sirfsoc_uart_handle_rx_done()
629 	wr_regl(port, ureg->sirfsoc_int_st_reg, intr_status);  in sirfsoc_uart_isr()
645 		wr_regl(port, ureg->sirfsoc_rx_fifo_op, SIRFUART_FIFO_RESET);  in sirfsoc_uart_isr()
646 		wr_regl(port, ureg->sirfsoc_rx_fifo_op, 0);  in sirfsoc_uart_isr()
647 		wr_regl(port, ureg->sirfsoc_rx_fifo_op, SIRFUART_FIFO_START);  in sirfsoc_uart_isr()
745 	wr_regl(port, ureg->sirfsoc_rx_dma_io_ctrl,  in sirfsoc_uart_start_next_rx_dma()
752 		wr_regl(port, ureg->sirfsoc_int_en_reg,  in sirfsoc_uart_start_next_rx_dma()
756 		wr_regl(port, ureg->sirfsoc_int_en_reg,  in sirfsoc_uart_start_next_rx_dma()
767 	wr_regl(port, ureg->sirfsoc_rx_fifo_op, SIRFUART_FIFO_RESET);  in sirfsoc_uart_start_rx()
768 	wr_regl(port, ureg->sirfsoc_rx_fifo_op, 0);  in sirfsoc_uart_start_rx()
769 	wr_regl(port, ureg->sirfsoc_rx_fifo_op, SIRFUART_FIFO_START);  in sirfsoc_uart_start_rx()
774 			wr_regl(port, ureg->sirfsoc_int_en_reg,  in sirfsoc_uart_start_rx()
778 			wr_regl(port, ureg->sirfsoc_int_en_reg,  in sirfsoc_uart_start_rx()
955 		wr_regl(port, ureg->sirfsoc_divisor, clk_div_reg);  in sirfsoc_uart_set_termios()
967 		wr_regl(port, ureg->sirfsoc_mode2, len_val);  in sirfsoc_uart_set_termios()
975 	wr_regl(port, ureg->sirfsoc_rx_fifo_op, SIRFUART_FIFO_STOP);  in sirfsoc_uart_set_termios()
976 	wr_regl(port, ureg->sirfsoc_tx_fifo_op,  in sirfsoc_uart_set_termios()
980 		wr_regl(port, ureg->sirfsoc_line_ctrl, config_reg);  in sirfsoc_uart_set_termios()
990 		wr_regl(port, ureg->sirfsoc_tx_frame_ctrl, len_val);  in sirfsoc_uart_set_termios()
999 		wr_regl(port, ureg->sirfsoc_rx_frame_ctrl, len_val);  in sirfsoc_uart_set_termios()
1001 		wr_regl(port, ureg->sirfsoc_async_param_reg,  in sirfsoc_uart_set_termios()
1007 		wr_regl(port, ureg->sirfsoc_tx_dma_io_ctrl, SIRFUART_DMA_MODE);  in sirfsoc_uart_set_termios()
1009 		wr_regl(port, ureg->sirfsoc_tx_dma_io_ctrl, SIRFUART_IO_MODE);  in sirfsoc_uart_set_termios()
1011 		wr_regl(port, ureg->sirfsoc_rx_dma_io_ctrl, SIRFUART_DMA_MODE);  in sirfsoc_uart_set_termios()
1013 		wr_regl(port, ureg->sirfsoc_rx_dma_io_ctrl, SIRFUART_IO_MODE);  in sirfsoc_uart_set_termios()
1019 	wr_regl(port, ureg->sirfsoc_tx_fifo_ctrl,  in sirfsoc_uart_set_termios()
1021 	wr_regl(port, ureg->sirfsoc_rx_fifo_ctrl,  in sirfsoc_uart_set_termios()
1024 	wr_regl(port, ureg->sirfsoc_tx_fifo_op, txfifo_op_reg);  in sirfsoc_uart_set_termios()
1027 	wr_regl(port, ureg->sirfsoc_tx_rx_en, SIRFUART_TX_EN | SIRFUART_RX_EN);  in sirfsoc_uart_set_termios()
1069 	wr_regl(port, ureg->sirfsoc_tx_dma_io_ctrl,  in sirfsoc_uart_startup()
1072 	wr_regl(port, ureg->sirfsoc_rx_dma_io_ctrl,  in sirfsoc_uart_startup()
1075 	wr_regl(port, ureg->sirfsoc_tx_dma_io_len, 0);  in sirfsoc_uart_startup()
1076 	wr_regl(port, ureg->sirfsoc_rx_dma_io_len, 0);  in sirfsoc_uart_startup()
1077 	wr_regl(port, ureg->sirfsoc_tx_rx_en, SIRFUART_RX_EN | SIRFUART_TX_EN);  in sirfsoc_uart_startup()
1079 		wr_regl(port, ureg->sirfsoc_mode1,  in sirfsoc_uart_startup()
1082 	wr_regl(port, ureg->sirfsoc_tx_fifo_op, SIRFUART_FIFO_RESET);  in sirfsoc_uart_startup()
1083 	wr_regl(port, ureg->sirfsoc_tx_fifo_op, 0);  in sirfsoc_uart_startup()
1084 	wr_regl(port, ureg->sirfsoc_rx_fifo_op, SIRFUART_FIFO_RESET);  in sirfsoc_uart_startup()
1085 	wr_regl(port, ureg->sirfsoc_rx_fifo_op, 0);  in sirfsoc_uart_startup()
1086 	wr_regl(port, ureg->sirfsoc_tx_fifo_ctrl, SIRFUART_FIFO_THD(port));  in sirfsoc_uart_startup()
1087 	wr_regl(port, ureg->sirfsoc_rx_fifo_ctrl, SIRFUART_FIFO_THD(port));  in sirfsoc_uart_startup()
1089 		wr_regl(port, ureg->sirfsoc_rx_fifo_level_chk,  in sirfsoc_uart_startup()
1095 		wr_regl(port, ureg->sirfsoc_tx_fifo_level_chk,  in sirfsoc_uart_startup()
1128 		wr_regl(port, ureg->sirfsoc_int_en_reg, 0);  in sirfsoc_uart_shutdown()
1130 		wr_regl(port, SIRFUART_INT_EN_CLR, ~0UL);  in sirfsoc_uart_shutdown()
1210 		wr_regl(port, ureg->sirfsoc_mode1, SIRFSOC_USP_EN |  in sirfsoc_uart_console_setup()
1230 	wr_regl(port, ureg->sirfsoc_tx_fifo_data, ch);  in sirfsoc_uart_console_putchar()