Lines Matching refs:HECC_CANES
120 #define HECC_CANES 0x30 /* Error and status */ macro
338 while (!hecc_get_bit(priv, HECC_CANES, HECC_CANES_CCE) && cnt != 0) { in ti_hecc_reset()
363 while (hecc_get_bit(priv, HECC_CANES, HECC_CANES_CCE) && cnt != 0) { in ti_hecc_reset()
687 hecc_set_bit(priv, HECC_CANES, HECC_CANES_EW); in ti_hecc_error()
702 hecc_set_bit(priv, HECC_CANES, HECC_CANES_EP); in ti_hecc_error()
714 hecc_set_bit(priv, HECC_CANES, HECC_CANES_BO); in ti_hecc_error()
726 hecc_set_bit(priv, HECC_CANES, HECC_CANES_FE); in ti_hecc_error()
730 hecc_set_bit(priv, HECC_CANES, HECC_CANES_BE); in ti_hecc_error()
734 hecc_set_bit(priv, HECC_CANES, HECC_CANES_SE); in ti_hecc_error()
738 hecc_set_bit(priv, HECC_CANES, HECC_CANES_CRCE); in ti_hecc_error()
742 hecc_set_bit(priv, HECC_CANES, HECC_CANES_ACKE); in ti_hecc_error()
768 err_status = hecc_read(priv, HECC_CANES); in ti_hecc_interrupt()